`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2025/06/23 21:11:29
// Design Name: 
// Module Name: clkdiv
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module clock_divider(
    input clk,        // 输入的100MHz时钟
    input rst,        // 重置信号
    output reg clk_1Hz // 输出1Hz时钟
);

    reg [26:0] count;  

    always @(posedge clk or negedge rst) begin
        if (!rst) begin
            count <= 0;
            clk_1Hz <= 0;
        end else if (count == 49999999) begin // 100MHz / 2 = 50 MHz, 50MHz / 50 = 1 Hz
            count <= 0;
            clk_1Hz <= ~clk_1Hz;  // 每1秒钟翻转
        end else begin
            count <= count + 1;
        end
    end
endmodule

